Table of Contents
Advertisement
SH7750 Series
A12–A3
RD/
D63–D48
D47–D32
D31–D16
D15–D0
Figure 13.26 Example of 64-Bit Data Width Synchronous DRAM Connection (Area 3)
Rev. 6.0, 07/02, page 414 of 986
CKIO
CKE
DQM7
DQM6
DQM5
DQM4
DQM3
DQM2
DQM1
DQM0
512k × 16-bit × 2-bank
synchronous DRAM
A9–A0
CLK
CKE
I/O15–I/O0
DQMU
DQML
A9–A0
CLK
CKE
I/O15–I/O0
DQMU
DQML
A9–A0
CLK
CKE
I/O15–I/O0
DQMU
DQML
A9–A0
CLK
CKE
I/O15–I/O0
DQMU
DQML
Advertisement
Chapters
Table of Contents
